【摘要】在以51单片机为核的小型电路设计中，没有足够的I/O端口与内部时钟中断实现I2C总线功能。本文运用VHDL语言对FPGA进行必要的编程，在不影响51单片机地址分配的同时能够将8位并行数据转化为符合I2C总线协议的串行数据，实现I2C主机控制器功能。同时，应用MaxPlus软件对设计进行时序仿真，分析设计可行性与存在的不足，该设计能够满足预定目标，拓展FPGA应用。
【关键词】I2C总线;FPGA设计;MaxPlus仿真
Abstract：In a small circuit nuclear design based on 51 SCM，no I/O port enoughand internal clock interrupt to realize I2C bus function.In this paper，the use of VHDL language programming necessary for FPGA without affecting the 51 SCM also addresses are assigned to 8 bit paralleldata into serial data with I2C bus protocol，iIplementation of I2C host controller function.
Key words：I2C Bus;FPGA design;MaxPlus emluator
1.引言
I2C總线是一种常见的数据总线格式，在电路设计中经常使用，其优点是接口结构简单，数据传输快，实现简单。但是，在以51单片机为核的小型电路设计中，没有专门的I2C总线控制端口，因此迫切需要找到一种能够实现I2C总线主机控制器的设计方案。本文在51单片机数据总线与地址总线的复用的基础上，对FPGA进行适当编程，实现I2C主机控制器功能。该方案取代了使用专门的I2C总线转换芯片的方法，节约了成本，同时能够满足地址总线的有效分配，拓展了FPGA的应用范围。通过运用MaxPlus软件对FPGA器件进行时序仿真后，分析了确认原该电路逻辑正确，实现的可行性。进而验证了该方法是可行的。
2.I2C总线协议简介与VHDL语言简介
I2C总线以SDA由高到低电平作为起始条件，依次发送从机地址（7位地址或10位地址），与8位串行数据信息，以SDA由低到高电平作为结束条件。7位地址主机数据传输格式如图1所示[1]。
图1 I2C总线主机数据传输图
VHDL语言是进行大型FPGA工程设计时最常用的硬件编程语言。VHDL采用IEEE的标准，语法简单，通俗易懂。[2]
3.实现原理与时序分析
3.1 I2C总线主机控制器实现原理分析
在51单片机地址总线与读/写信号的共同控制下，接通FPGA内部片选信号，对8位并行数据进行锁存，选通I2C功能模块。I2C功能模块将并行数据转换为符合I2C总线协议的串行数据，并将忙/闲信号反馈给上级。三个模块均用VHDL硬件语言编写[3]，FPGA内部电路原理如图2所示。
图2 FPGA内部原理图
3.2 I2C总线主机控制器时序分析
使用FPGA实现I2C总线数据传输功能，主要考虑数据传输时序是否符合I2C总线协议与每个功能模块内部延时，分析电路设计的可行性。应用MaxPlus对I2C总线主机控制器核心模块进行分析，其时序如图3所示。
图3 I2C核心模块时序分析图
该功能模块实现了I2C总线开始、数据传输、结束功能，FPGA上电约20ns后才能工作正常，经试验，CLK的最小周期约为30ns，即I2C总线最大传输速率约为1.67×104bit/s，只能适应低速模式;内部延时约为4.5ns。数据锁存与状态分析模块内部时序如图4所示，该模块内部有6ns延时。
图4 数据锁存与状态分析模块时序图
将三个模块按功能顺序依次连接好，进行系统联调，发现占用硬件资源过多，无法正常编译。将第一部分功能与第二部分功能合并，即可实现I2C总线主机控制器功能。
4.结论
使用FPGA在51单片机数据总线、地址总线和读/写信号控制下实现I2C总线主机控制器功能是可行的。但是，其数据传输速率比较慢，占用硬件资源比较大，只能实现简单的地址总线分配功能。同时，在设计时，没有考虑多设备共用时总线仲裁问题与从机应答机制。
参考文献
[1]VERSION2.1，THE I2C-BUS SPECIFICSTION[S].
[2]祁晓磊，蔡学良，孙德玮.用VerilogDHL进行FPGA设计的原则与方法[J].电子测试，2008.
[3]杨晓慧，杨旭.FPGA系统设计与实例[M].北京：人民邮电出版社，2010.
作者简介：刘蕴韬（1989—），男，湖北襄樊人，助理工程师，研究方向：自动化。
